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Varistor SMD con alto pico de voltaje inverso calificado para una SDRAM DDR5 16Gb A-Die efectiva
Datos del producto:
| Lugar de origen: | Dongguan, Guangdong, China |
| Nombre de la marca: | UCHI |
| Certificación: | SGS.MA.CTI.CQC |
| Número de modelo: | DDR5 16Gb SDRAM A-Die |
Pago y Envío Términos:
| Cantidad de orden mínima: | 10000PCS |
|---|---|
| Precio: | Negociable |
| Detalles de empaquetado: | Bulto/cinta |
| Tiempo de entrega: | 5-7 días |
| Condiciones de pago: | T/T, Paypal, Western Union, gramo del dinero |
| Capacidad de la fuente: | 5000,000,000PCS por mes |
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Información detallada |
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| Serie de la producción: | Varistor SMD | Corriente máxima: | Varía (p. ej., hasta varios amperios) |
|---|---|---|---|
| Tecnología: | Óxido de metal | Absorción de energía: | Normalmente de 0,1 J a 10 J |
| Aplicaciones: | Protección contra sobretensiones en circuitos electrónicos. | Grado DC del voltaje: | 385V |
| Buen nombre: | Varistor SMD 10D471K 470V 10% | Resistencia de la energía: | Un 0.02J B 0.05J |
| Resistencia de aislamiento: | Normalmente >100 MΩ | Terminal: | Montaje SMT especial |
| Temperatura de almacenamiento: | -55 +125 | Válvula de voltaje de varistor: | de energía eléctrica |
| Tensión del VARISTOR: | 470V+/-10% | ||
| Resaltar: | Varistor SMD para DDR5 SDRAM,Varistor de voltaje inverso de pico alto,Varistor SMD con compatibilidad A-Die |
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Descripción de producto
SDRAM DDR5 16Gb A-Die
1.1 Características Principales
• Cumple con el estándar JEDEC;
• Suministro de energía: VDD/VDDQ = 1.1V (1.067V (-3%) a 1.166V (+6%));
• Suministro de energía: VPP = 1.8V (1.746V (-3%) a 1.908V (+6%));
• Paquete estándar JEDEC: FBGA de 82 bolas para x4/x8, FBGA de 102 bolas para x16;
• Configuración de la matriz:
• 32 bancos (8 grupos de bancos, 4 bancos por cada grupo de bancos) para x4/x8;
• 16 bancos (4 grupos de bancos, 4 bancos por cada grupo de bancos) para x16;
• Arquitectura de prefetch de 16n bits;
• Longitud de ráfaga (BL): Se admiten BL16, BC8 OTF, BL32 (opcional), BL32 OTF (opcional); • Latencia CAS programable (CL);
• Latencia de escritura CAS programable (CWL);
Terminación en chip (ODT) mediante configuración del registro de modo: RTT_PARK, RTT_WR, RTT_NOM_WR, RTT_NOM_RD, DQS_RTT_PARK
Actualización del mismo banco y actualización de todos los bancos para el modo de actualización normal y el modo de actualización de granularidad fina; • Actualización de granularidad fina 2x (0°C ≤ TCase ≤ 85°C), 4x (85°C ≤ TCase ≤ 95°C) para tRFC más pequeño;
• Doble señal de datos diferencial bidireccional;
• Interfaz POD (Pseudo Open Drain) para entrada/salida de datos, entrada de comandos y direcciones;
• Se admite el modo de prueba de conectividad (TEN);
• VREF interno para entradas de datos, entradas de comandos/direcciones y selección de chip;
• CAI (Inversión de comandos y direcciones);
• Se admite el modo 1N/2N para comandos;
• Se admite ecualizador de retroalimentación de decisión (DFE) de 4 tomas;
• Se admiten la prueba de bucle y la prueba de tasa de error de bits;
• Se admiten hPPR/sPPR; Se admite Do/undo/Lock de sPPR;
• Modos de entrenamiento:
• Entrenamiento VrefDQ / VrefCA / VrefCS
• Modo de entrenamiento de lectura
• Modo de entrenamiento de CA
• Modo de entrenamiento de CS
• Entrenamiento VREFDQ por pin
• Modo de entrenamiento de nivelación de escritura
• Ajustador de ciclo de trabajo (DCA) para lectura - Global
• DCA (Ajustador de ciclo de trabajo) por pin para lectura - Por pin (DQ) • Direccionabilidad por DRAM (PDA);
• Modo de máximo ahorro de energía (MPSM);
• Comando multipropósito (MPC);
• Restablecimiento asíncrono para encendido;
Temperatura de funcionamiento de la carcasa: 0°C ≤ TCase ≤ 95°C;
• Admite modo de auto-actualización y auto-refresco;
• Período de actualización promedio:
• 3.9 μs/32ms, 8K ciclos a 0°C ≤ TCase ≤ 85°C; • 1.95 μs/16ms, 8K ciclos a 85°C < TCase ≤ 95°C;
Preámbulos y postámbulos de lectura/escritura programables;
• Se admite Código de Redundancia Cíclica (CRC) para la integridad de datos de lectura/escritura; • ECC en chip;
• Transparencia ECC y limpieza de errores;
• MBIST / mPPR;
• El modo Gear Down no es compatible;
• Modo de prueba del controlador de salida del paquete;
• No se admite Actualización de Matriz Parcial (PASR);
• Cumple con RoHS
Nota:
La funcionalidad descrita y las especificaciones de tiempo incluidas en esta hoja de datos son para el modo de operación con DLL activado (operación normal), a menos que se indique lo contrario.
Especificaciones del paquete de SDRAM DDR5
Este capítulo presentará principalmente la dimensión del paquete y la asignación de pines en configuraciones x4/x8/x16 que pueden ayudar a adaptar su dispositivo.
Dimensión del paquete de SDRAM DDR5 en la página 7
• Asignación de pines de SDRAM DDR5 x8 usando MO-210-AN – 82 bolas en la página 8 • Descripción de la asignación de pines en la página 9
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